发布日期：2020-12-24 10:26:00 | 关注：1136
31、如何选择EDA工具？
目前的PCB高频板设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
32、请推荐一种适合于高速信号处理和传输的EDA软件。
常规的电路设计，INNOVEDA的PADS就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家王升）
33、在高频电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高高频电路板的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB高频板设计中的技巧？
在设计高速高密度PCB高频板时，串扰(crosstalkinterference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signalintegrity)有很大的影响。以下提供几个注意的地方：控制走线特性阻抗的连续与匹配。
走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
选择适当的端接方式。
避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。
利用盲埋孔(blind/buriedvia)来增加走线面积。但是PCB高频板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。
除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
34、2G以上高频PCB设计，走线，排版，应重点注意哪些方面？
2G以上PCB高频板属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。
35、2G以上PCB高频板设计，微带的设计应遵循哪些规则？
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
36、对于全数字信号的PCB高频板，板上有一个80MHz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
38、27M，SDRAM时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
39、什么是走线的拓扑架构？
Topology，有的也叫routingorder，对于多端口连接的网络的布线次序。
40、怎样调整走线的拓扑架构来提高信号的完整性？
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
