21、电路板DEBUG应从那几个方面着手？

    就数字电路而言，首先先依序确定三件事情：

    1.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

    2.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

    3.确认reset信号是否达到规范要求。这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与busprotocol来debug。

    22、模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？

    LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

    23、对PCB高频板各层含义的解释？

    Topoverlay--顶层器件名称，也叫topsilkscreen或者topcomponentlegend，比如R1C5，

    IC10.bottomoverlay--同理multilayer--如果你设计一个4层板，你放置一个freepadorvia，定义它作为multilay那么它的pad就会自动出现在4个层上，如果你只定义它是toplayer，那么它的pad就会只出现在顶层上。

    24、滤波时选用电感，电容值的方法是什么？

    电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripplenoise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。另外，如果这LC是放在开关式电源(switchingregulationpower)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negativefeedbackcontrol)回路稳定度的影响。

    25、如何尽可能的达到EMC要求，又不致造成太大的成本压力？

    PCB高频板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferritebead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB高频板的设计技巧提供几个降低电路产生的电磁辐射效应。

    尽可能选用信号斜率(slewrate)较慢的器件，以降低信号所产生的高频成分。

    注意高频（PCB高频板）器件摆放的位置，不要太靠近对外的连接器。

    注意高速信号的阻抗匹配，走线层及其回流电流路径(returncurrentpath)，以减少高频的反射与辐射。

    在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

    对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassisground。

    可适当运用groundguard/shunttraces在一些特别高速的信号旁。但要注意guard/shunttraces对走线特性阻抗的影响。

    电源层比地层内缩20H，H为电源层与地层之间的距离。

    26、当一块PCB高频板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？

    将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

    27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB高频板地不做分割，数/模地都连到这个地平面上。道理何在？

    数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(returncurrentpath)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。

    28、在高速PCB高频板设计原理图设计时，如何考虑阻抗匹配问题？

    在设计高速PCB（PCB高频板）路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/doublestripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

    29、哪里能提供比较准确的IBIS模型库？

    30、在高速PCB（PCB高频板）设计时，设计者应该从那些方面去考虑EMC、EMI的规则呢？

    一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz)。所以不能只注意高频而忽略低频的部分。一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置，PCB叠层的安排，重要联机的走法，器件的选择等，如果这些没有事前有较佳的安排，事后解决则会事倍功半，增加成本.例如时钟产生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射，器件所推的信号之斜率(slewrate)尽量小以减低高频成分，选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。另外，注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loopimpedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后，适当的选择PCB高频板与外壳的接地点(chassisground)。